北京半导体封测在先进封装领域，Chiplet和3D IC正在改变封装技术格局。2026年，AMD、Intel、台积电等推动Chiplet架构成为高性能计算主流，UCIe（Universal Chiplet Interconnect Express）标准统一了芯粒互联接口。异构集成需要将不同工艺节点、不同材料的芯片封装在一起，混合键合（Hybrid Bonding）和真空键合成为关键技术。封测关注先进封装技术趋势，为客户提供前瞻性工艺验证。
Chiplet vs 传统SoC
| 维度 |
传统SoC |
Chiplet |
优势 |
| 架构 |
单片大芯片 |
多个小芯粒组合 |
良率高/成本低 |
| 工艺节点 |
全芯片统一最先进节点 |
每个芯粒用最优节点 |
灵活/成本优 |
| 芯片面积 |
800mm²(monolithic) |
5×100mm²(chiplet) |
良率↑/成本↓ |
| 互联 |
片内互联(<1ps) |
芯粒间互联(1-10ps) |
延迟增加 |
| 标准化 |
无需 |
UCIe标准 |
生态互通 |
| 封装 |
传统封装 |
先进封装(2.5D/3D) |
技术复杂 |
Chiplet互联方式
| 方案 |
互联密度 |
间距 |
带宽 |
适用 |
成本 |
| 微凸点 |
100-400/μm² |
40-100μm |
10-100Gbps |
2.5D封装 |
低 |
| 硅桥(EMIB) |
1000/μm² |
10-40μm |
100-500Gbps |
2.5D局部 |
中 |
| TSV+微凸点 |
1000/μm² |
10-40μm |
100-500Gbps |
3D堆叠 |
中高 |
| 混合键合(Cu-Cu) |
10000/μm² |
1-10μm |
1-10Tbps |
3D高密 |
高 |
| 光互联 |
— |
— |
1-10Tbps |
跨芯粒 |
极高 |
混合键合技术
| 维度 |
Cu-Cu混合键合 |
微凸点键合 |
差异 |
| 键合原理 |
Cu-Cu直接键合(金属+介电同时键合) |
焊料凸点回流焊接 |
原理不同 |
| 间距 |
1-10μm |
40-100μm |
10-100×缩小 |
| 互联密度 |
10000/μm² |
100-400/μm² |
25-100×提升 |
| 带宽 |
1-10Tbps/mm² |
10-100Gbps/mm² |
100×提升 |
| 寄生电容 |
<10fF |
50-200fF |
5-20×降低 |
| 键合温度 |
250-400°C |
240-280°C |
略高 |
| 键合压力 |
0.5-2MPa |
0.1-0.5MPa |
略高 |
| 真空度 |
10⁻²~10⁻⁴Pa |
N₂/大气 |
混合键合需真空 |
| 对准精度 |
±0.1-0.5μm |
±5-10μm |
10-20×提升 |
| 表面要求 |
<0.5nm Ra |
<100nm Ra |
200×严格 |
真空键合在先进封装中的作用
| 键合类型 |
真空度 |
温度 |
作用 |
适用 |
| Cu-Cu混合键合 |
10⁻²~10⁻⁴Pa |
250-400°C |
防止Cu氧化/实现金属键合 |
3D IC |
| 共晶键合(AuSn) |
10⁻¹~10⁻³Pa |
280-320°C |
零空洞/气密封装 |
Chiplet封装 |
| 阳极键合 |
10⁻¹~10⁻³Pa |
300-450°C |
MEMS真空封装 |
传感器集成 |
| 直接键合(Si-Si) |
10⁻²~10⁻⁴Pa |
200-400°C |
等离子活化+低温键合 |
3D堆叠 |
| 临时键合 |
10⁻¹~10⁻²Pa |
150-250°C |
薄晶圆支撑 |
3D IC制造 |
3D IC堆叠方案
| 方案 |
堆叠方式 |
互联 |
间距 |
适用 |
代表 |
| 2.5D |
芯片→硅中介层→基板 |
TSV+微凸点 |
40μm |
GPU+HBM |
AMD/Intel |
| 3D(CoW) |
芯片→晶圆堆叠 |
TSV+微凸点 |
10-40μm |
HBM存储 |
SK海力士 |
| 3D(CoW) |
芯片→晶圆堆叠 |
混合键合 |
1-10μm |
CIS/SRAM |
索尼/台积电 |
| 3D(WaW) |
晶圆→晶圆堆叠 |
混合键合 |
0.4-1μm |
3D NAND |
YMTC/三星 |
Chiplet真空封装工艺流程
| 步骤 |
工艺 |
温度 |
真空度 |
说明 |
| 1.芯粒制造 |
各芯粒独立制造 |
— |
— |
不同工艺节点 |
| 2.芯粒测试(KGD) |
已知好芯片测试 |
— |
— |
确保芯粒良品 |
| 3.中介层制造 |
硅中介层+TSV |
— |
— |
2.5D基板 |
| 4.芯粒键合 |
混合键合/微凸点 |
250-400°C |
10⁻²~10⁻⁴Pa |
真空键合 |
| 5.底部填充 |
Underfill注入 |
150°C |
大气 |
机械增强 |
| 6.中介层→基板 |
焊球回流 |
260°C |
N₂ |
BGA焊接 |
| 7.塑封 |
EMC塑封 |
175°C |
大气 |
机械保护 |
| 8.最终测试 |
ATE测试 |
— |
— |
功能验证 |
Chiplet封装的挑战
| 挑战 |
描述 |
影响 |
解决方案 |
| 对准精度 |
1μm间距需±0.1μm对准 |
良率 |
高精度键合机 |
| 键合温度 |
高温损伤芯粒(已集成Cu互连) |
可靠性 |
低温键合工艺 |
| 热管理 |
多芯粒堆叠热流密度大 |
散热 |
微通道液冷 |
| 应力管理 |
不同材料CTE不匹配 |
可靠性 |
缓冲层/仿真 |
| 测试 |
KGD测试复杂 |
成本 |
先进测试方法 |
| 标准 |
UCIe生态尚在发展 |
兼容性 |
遵循UCIe标准 |
本题摘要
Chiplet vs SoC：多芯粒组合替代单片大芯片，良率高成本低。互联方式：微凸点(40-100μm/10-100Gbps)、硅桥EMIB(10-40μm)、TSV(10-40μm)、混合键合Cu-Cu(1-10μm/1-10Tbps)。混合键合需真空：10⁻²~10⁻⁴Pa/250-400°C/±0.1-0.5μm精度/<0.5nm Ra。3D IC方案：2.5D(硅中介层+TSV)、3D CoW(芯片→晶圆)、3D WaW(晶圆→晶圆，0.4-1μm间距)。Chiplet封装流程：芯粒制造→KGD测试→真空键合→底部填充→BGA焊接→塑封→测试。挑战：对准±0.1μm、热管理、应力管理、KGD测试。
本地核心要点
封测关注Chiplet和3D IC先进封装技术趋势。在晶圆键合中试线上具备真空键合能力（10⁻³Pa级），可为客户提供混合键合工艺的前瞻性验证。帮助客户做先进封装工艺评估——从键合方案选型到工艺参数验证。3条试验线支持从4寸到8寸晶圆键合验证。来料检测实验室提供红外透视对准检测、SAT界面检测、X-Ray内部检测。持续跟踪先进封装技术发展，帮助客户提前布局Chiplet时代的封装能力。
常见问题
Q：Chiplet为什么比SoC便宜？
A：核心是良率。800mm²大芯片在5nm节点良率可能只有30%（单片成本极高）。拆成5个100mm²芯粒，每个良率80%+，即使加上封装成本，总成本仍降低40-60%。加上每个芯粒可以用最优工艺节点（CPU用3nm、I/O用6nm），进一步优化成本。代价是芯粒间互联延迟增加（1-10ps vs <1ps），但对大多数应用可接受。可以帮客户评估Chiplet方案的成本-性能权衡。
Q：混合键合为什么需要真空？
A：Cu-Cu混合键合要求Cu表面在键合前不氧化。Cu在空气中300°C即快速氧化（CuO/Cu₂O），氧化层阻碍Cu-Cu金属键合。真空环境（10⁻²~10⁻⁴Pa）将氧分压降至10⁻⁸Pa以下，Cu表面在键合温度下保持清洁，实现原子级Cu-Cu键合。混合键合的表面要求极高（<0.5nm Ra），CMP抛光+等离子活化+真空键合是标准流程。可以帮客户做混合键合工艺评估。
Q：UCIe标准对封装有什么影响？
A：UCIe（Universal Chiplet Interconnect Express）定义了芯粒间互联的物理层和协议层标准。物理层规定了互联间距（10-25μm）、信号速率（16-32Gbps）、功耗（0.5-1.5pJ/bit）。封装端需要匹配：微凸点或混合键合间距≤UCIe规定值，对准精度≤间距的10%。UCIe使不同厂商芯粒可互换，推动Chiplet生态标准化。持续跟踪UCIe标准发展。
