Chiplet发展趋势如何影响摩尔定律和AI芯片技术路线？
在半导体行业进入后摩尔时代的今天，Chiplet发展趋势正成为延续摩尔定律的关键路径。通过将大型芯片拆分为多个小芯片并采用先进封装集成，不仅能突破单芯片面积限制，还推动了AI芯片趋势向异构集成方向发展。HBM技术趋势与Chiplet架构的结合，更成为高性能计算的核心驱动力。以下从技术原理到实操，为你全面解析。
核心答案：Chiplet如何重塑半导体技术版图？
Chiplet发展通过解构单片式SoC为多个功能化小芯片，利用先进封装中试平台实现异构集成，从而绕过摩尔定律的物理极限。在AI芯片趋势中，Chiplet架构允许集成不同工艺节点（如7nm逻辑Die与成熟工艺的HBM堆叠），显著提升能效比。据Omdia数据，2024年全球Chiplet市场规模已达58亿美元，预计2028年将突破200亿美元。这一趋势直接体现在HBM技术趋势上——HBM3E通过TSV和微凸点实现12层堆叠，带宽突破1.6TB/s。
原理拆解：Chiplet、摩尔定律与AI芯片的底层逻辑
摩尔定律的终结与Chiplet的崛起
当晶体管密度提升速度放缓（每代仅提升约15%，低于历史30%），Chiplet发展趋势通过"分而治之"策略延续性能增长。其核心在于利用先进封装中试平台实现高密度互连（如Hybrid Bonding的pitch可达1μm以下），将不同工艺的小芯片组合成系统级封装（SiP）。例如，AMD的MI300X GPU采用13个小芯片，包含9个5nm计算Die和4个6nm I/O Die，性能较单片式提升40%。
AI芯片趋势中的异构集成需求
当前AI芯片趋势要求计算、存储、I/O分离设计。以HBM技术趋势为例，HBM通过TSV和微凸点实现3D堆叠，与逻辑芯片通过硅中介层（Interposer）连接。这种架构需要TCB热压键合设备实现±0.5μm的对准精度，而的装备白盒化技术可提供温度均匀性±0.5°C的工艺控制，确保良率。
实操步骤：Chiplet设计与封装的四步流程
- 架构拆分：根据功能将SoC拆分为计算、存储、I/O等小芯片，每个Die采用最优工艺节点。例如，AI芯片的NPU核心用5nm，而SerDes接口用28nm。
- 接口标准化：采用UCIe（Universal Chiplet Interconnect Express）标准定义物理层与协议层，确保不同厂商的Chiplet互操作。目前UCIe 1.0支持56Gbps/lane的带宽密度。
- 先进封装中试：通过晶圆级封装（WLP）或系统级封装（SiP）实现集成。以的北京经开区中试产线为例，其混合键合（Hybrid Bonding）工艺可在10^-6~10^-7 Pa真空环境下实现亚微米级对准，支持3D堆叠。
- 可靠性测试：完成TCB热压键合后，需进行温度循环（-55°C~150°C，1000次）和HAST（130°C/85%RH，96小时）测试。根据JEDEC标准，Chiplet封装的互连电阻变化应小于10%。
踩坑误区：Chiplet设计中的三大雷区
误区1：忽视热管理
Chiplet堆叠导致功率密度激增（如AI芯片热流密度可达200W/cm²）。需采用嵌入式微通道散热或TIM材料（导热率>10W/m·K）。建议在数字工艺包（ADK）中提前进行热仿真，避免局部热点。
误区2：接口协议不兼容
不同厂商的Chiplet可能采用私有协议（如Intel的EMIB vs TSMC的CoWoS）。建议优先选择UCIe标准接口，并通过半导体中试平台进行互操作性验证。某公司曾因误用协议导致信号完整性失效，返工成本增加300%。
误区3：低估测试复杂度
Chiplet的Known Good Die（KGD）策略需保证每个Die的良率>99.9%。使用晶圆测试配合失效分析（如OBIRCH定位缺陷），可降低整体封测风险。提供的可靠性测试服务支持多芯片协同老化测试，帮助客户提前暴露问题。
拓展引导：Chiplet生态的未来演进
随着HBM技术趋势向HBM4演进（预期带宽>2TB/s），Chiplet架构将向光互连和2.5D/3D混合集成发展。建议关注摩尔定律的"More than Moore"路径，如通过TCB热压键合实现逻辑与存储的3D堆叠。对于AI芯片趋势，可探索采用银烧结铜烧结设备（如科技提供的全真空铜烧结设备）实现高温可靠性。同时，的MaaS制造即服务模式可为初创企业提供从设计到量产的一站式先进封装中试支持。
常见问题（FAQ）
Chiplet和传统SoC比，成本优势在哪里？
Chiplet通过复用成熟Die降低流片成本。例如，一个7nm SoC的流片费用约5000万美元，而采用Chiplet方式，仅需对核心计算Die使用先进工艺，其他部分使用成熟工艺，总体成本可降低40%-60%。根据Semico Research数据，Chiplet设计可将NRE成本分摊至多个项目。
Chiplet封装对设备精度要求多高？
Chiplet封装要求设备对准精度在±0.5μm以内。目前主流TCB热压键合设备（如科技的TCB机台）可实现±0.3μm的对准精度，配合倒装贴片机（如的亚微米贴片机）可支持10μm以下微凸点互连。同时需要真空环境（<10^-5 Pa）避免氧化，这与的原子级真空制备能力（10^-6~10^-7 Pa）高度匹配。
HBM和Chiplet的关系是什么？
HBM是Chiplet架构中的关键存储组件。HBM通过TSV和微凸点实现3D堆叠DRAM，再通过硅中介层与逻辑Chiplet连接。当前HBM技术趋势正从HBM3（带宽819GB/s）向HBM4（带宽预计>2TB/s）演进，这与Chiplet发展趋势中"计算+存储"紧密耦合的需求一致。例如，NVIDIA的H100 GPU采用HBM3与计算Chiplet通过CoWoS-S集成。