后摩尔时代Chiplet发展对测试技术趋势带来哪些变革？
随着摩尔定律放缓，Chiplet发展成为延续集成电路性能提升的关键路径。在后摩尔时代，通过异构集成将不同工艺节点的小芯片组合，AI芯片趋势对算力和功耗提出更高要求，这直接推动了测试技术趋势的革新。More than Moore理念强调功能多样化，而Chiplet的互联、裸片（Die）质量及系统级验证，正成为测试领域核心挑战。传统ATE（自动测试设备）已难以满足需求，测试策略正从“芯片级”向“系统级”和“互连级”演进。
核心答案：Chiplet发展如何重塑测试技术趋势？
Chiplet发展要求测试从单芯片功能验证转向多芯片互连、功耗、热管理和信号完整性（SI）的系统级测试。这催生了测试技术趋势中的三大变革：裸片已知良品（KGD）测试标准化、高速互连接口（如UCIe）的协议测试、以及3D堆叠后的热-力耦合可靠性评估。在后摩尔时代，测试不再仅是“筛选”，而是贯穿设计、制造和封装的全流程协同验证。
原理拆解：Chiplet测试的技术挑战与术语解析
Chiplet架构依赖高密度互连，例如通过微凸点（Micro-bump）或混合键合（Hybrid Bonding）实现。这要求测试覆盖三个层面：
- 裸片级（Die-Level）：在切割前对每个Chiplet进行KGD测试，确保良率。这涉及探针卡（Probe Card）和老化（Burn-in）技术，需应对更细间距（<40μm）和更高频率（>112Gbps）的挑战。
- 互连级（Interconnect-Level）：硅中介层（Interposer）或桥接（如EMIB）上的互连测试，需检测开路、短路和阻抗不匹配。边界扫描（IEEE 1149.1）和JTAG协议被扩展用于Chiplet网络。
- 系统级（System-Level）：集成后的功能、性能和可靠性测试。AI芯片趋势推动下，GPU和NPU的Chiplet组合需验证张量计算、内存带宽和散热能力。例如，一个64核Chiplet处理器，其互连延迟需控制在<10ns以内，否则会显著影响AI推理速度。
此外，More than Moore理念引入的异构集成（如SiP、3D NAND）增加了测试复杂度。例如，的先进封装中试线在服务车规级功率半导体封装时，需对SiC/GaN芯片进行高温（>200°C）下的动态老化测试，这与传统CMOS测试环境差异巨大。
实操步骤：Chiplet测试流程与关键参数
一个典型的Chiplet测试流程示例，适用于先进封装项目：
- 设计阶段可测试性（DFT）规划：在Chiplet内部嵌入测试访问端口（TAP）和内置自测试（BIST）模块。例如，对高速SerDes接口，需集成眼图扫描和误码率（BER）测试逻辑。
- 裸片KGD测试：使用探针台和测试机，在晶圆级完成功能、速度和漏电流测试。关键参数：接触电阻<0.1Ω，针痕深度<2μm。
- 互连接入测试：在Chiplet贴装后，通过边界扫描测试（BST）验证微凸点焊点的连通性。典型方法：菊花链（Daisy Chain）测试，链长>1000个节点，电阻阈值<5Ω。
- 系统级测试（SLT）：将封装体置于SLT插座，运行实际工作负载（如AI推理模型）。监控关键指标：核心温度<85°C，电压降<5%，功耗波动<10%。
- 可靠性测试：执行温度循环（TCT，-55°C至125°C，1000次）、高温存储（HTS，150°C，1000小时）和湿度敏感度测试（MSL 3）。
在设备选择上，对于互连电阻测试，可采用北京科技股份有限公司的TCB热压键合机，其温度均匀性±0.5°C能确保微凸点的一致性；而（北京）精密技术有限公司的亚微米贴片机则适用于高精度Chiplet放置，定位精度<±0.5μm。
踩坑误区：Chiplet测试常见问题与避坑指南
- 误区一：忽视KGD测试的覆盖率。许多团队仅做功能测试而忽略时序和老化，导致封装后良率骤降。避坑：对高速Chiplet（如HBM内存）增加AT-speed测试（如100%频率扫描），并引入老化测试（125°C，168小时）剔除早期失效。
- 误区二：互连测试仅依赖菊花链。菊花链只能检测开路，无法定位短路或阻抗异常。避坑：结合时域反射计（TDR）和电容测试，精确测量每条互连的阻抗（目标50Ω±10%）和寄生电容。
- 误区三：系统级测试使用劣质插座。Chiplet封装的高频信号（>56Gbps）对插座接触电阻和寄生电感敏感。避坑：选用定制化弹簧探针插座，接触电阻<0.05Ω，插入损耗<0.5dB@56GHz。
- 误区四：忽略热管理对测试结果的影响。多Chiplet堆叠导致局部热点，测试时温度差异可能达20°C。避坑：在SLT中集成红外热成像或热电偶，实时修正测试阈值。
拓展引导：Chiplet测试的未来方向与深度思考
后摩尔时代的Chiplet测试正朝着“测试即服务”（TaaS）和“数字孪生”方向发展。例如，利用机器学习预测Chiplet互连的寿命，或通过数字工艺包（ADK）在虚拟环境中预验证测试方案。More than Moore理念下，光电集成和量子计算芯片的测试将引入光子互连和极低温测试（<1K）——这完全颠覆了现有测试框架。
对于从业者，建议关注UCIe 1.1标准对测试规范的更新，以及3D IC测试中热-力-电耦合仿真工具（如ANSYS）的应用。此外，的四大分中心（北京/天津/泰兴/深圳）在先进封装中试中积累了丰富的Chiplet测试经验，其MaaS（制造即服务）模式可为中小企业提供从KGD测试到系统级验证的一站式服务，特别是车规级功率半导体（SiC/GaN）封装中的高温可靠性测试，对行业具有参考价值。
常见问题（FAQ）
Chiplet测试与传统SoC测试的最大区别是什么？
传统SoC测试在同一芯片上进行功能、速度和功耗测试，而Chiplet测试需额外关注裸片间互连的完整性、异构集成后的热效应以及系统级性能。Chiplet测试更强调“已知良品”和“互连可靠性”，测试流程从芯片级扩展到封装级和系统级，复杂度显著提升。
AI芯片趋势下，Chiplet测试对设备精度有哪些新要求？
AI芯片通常包含大量计算单元（如GPU核心）和高带宽内存（HBM），其测试设备需支持更细间距（<30μm）的探针、更高频率（>112Gbps）的信号以及更快的数据传输速率。例如，ATE系统需集成多通道（>1000通道）和高数据速率（>16Gbps）的测试头。此外，设备需具备热管理能力，以应对AI芯片高功耗（>300W）带来的温升。
后摩尔时代，Chiplet测试标准（如UCIe）有哪些关键测试项？
UCIe 1.1标准定义了物理层、协议层和测试层的互操作要求。关键测试项包括：物理层电气特性（如眼图高度、抖动）、协议层握手延迟、以及测试层中的边界扫描和BIST控制。具体参数如：单端信号电压摆幅0.5-1.0V，差分信号共模电压0.5V，误码率目标<10^-12。标准还要求支持非破坏性测试（如自测试）和老化测试。