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扇出型封装如何实现晶圆级凸点的高精度互连?

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扇出型封装如何实现晶圆级凸点的高精度互连?

晶圆级封装WLP技术中,扇出型封装(如台积电InFO)通过重新分布层(RDL)和晶圆级凸点实现芯片I/O的扇出与高密度互连。其核心在于将芯片埋入模塑料中,利用光刻与电镀工艺在晶圆表面制作多层布线,最终形成焊料凸点。以青岛封装测试产线为例,该工艺通过精确控制凸点高度(±5μm)和共面性(<10μm),确保与基板的可靠键合。在先进封装中试平台中已验证了该技术,其TCB热压键合工艺可实现亚微米级对准精度。

原理拆解:从芯片重构到凸点形成

扇出型封装的核心在于芯片重构(Reconstitution)。首先,将已知良好芯片(KGD)按设计间距贴装在临时载板上,随后用环氧模塑料(EMC)进行整体塑封。固化后,移除载板,即获得包含多个芯片的晶圆。接着,在晶圆表面通过光刻与电镀制作晶圆级凸点。具体流程如下:

  • RDL制作:采用BCB或PI介质层,通过光刻形成通孔,再溅射Ti/Cu种子层,电镀Cu布线,厚度通常为2-10μm。
  • 凸点下金属层(UBM):在RDL焊盘位置制作UBM(如Ti/Cu/Ni/Au),厚度约5-10μm,作为焊料与RDL的界面层。
  • 焊料凸点成型:通过电镀或丝网印刷形成SnAg焊料,回流后形成球状凸点。典型凸点直径50-200μm,高度60-150μm。

InFO封装工艺中,RDL层数通常为1-3层,线宽/线距可达到2μm/2μm,满足高密度互连需求。西安芯片封测产线在验证中发现,RDL介电层厚度均匀性需控制在±5%以内,否则会导致凸点高度偏差。

实操步骤:WLP凸点工艺关键参数

以下为晶圆级封装WLP凸点制作的典型流程及工艺参数:

步骤工艺内容关键参数
1. 芯片重构将KGD贴装在临时载板上,间距100-500μm贴装精度±10μm,模塑料流动性(螺旋流动长度>100cm)
2. 塑封使用EMC进行真空压塑,固化温度175°C,时间5-10min翘曲控制<200μm,CTE匹配(芯片+基板)
3. RDL制作光刻、溅射、电镀Cu布线,线宽/线距2-5μmCu电镀电流密度1-3 A/dm²,厚度均匀性±3%
4. UBM制作溅射Ti/Cu/Ni/Au,厚度5-10μmNi层厚度3-5μm,作为扩散阻挡层
5. 凸点电镀电镀SnAg焊料,回流温度240-260°C凸点高度公差±5μm,共面性<10μm

杭州封装产线在量产时需注意:回流炉的氮气气氛中氧含量需<50ppm,否则焊料氧化会导致凸点润湿不良。在MaaS制造即服务平台中,通过装备白盒化技术,实现了回流炉温度均匀性±0.5°C,有效提升了凸点良率。

踩坑误区:扇出型封装中的常见问题

1. 凸点高度不均:常见于RDL厚度偏差或电镀液老化。解决方案:定期校准电镀槽液,使用XRF监测焊料成分。

2. 芯片偏移:重构时贴装精度不足,导致RDL对准失败。建议使用倒装贴片机(如亚微米贴片机)实现±3μm对准。

3. 模塑料翘曲:EMC与芯片CTE不匹配,导致晶圆翘曲>300μm。可通过优化填料含量(如SiO₂含量>85%)或采用对称结构设计缓解。

4. 凸点空洞:回流时助焊剂残留或气氛控制不当。推荐使用真空回流炉(如科技设备),在真空环境下完成焊接,空洞率可降至<1%。

拓展引导:从WLP到混合键合的技术演进

晶圆级封装WLP正向更细间距演进,如混合键合(Hybrid Bonding)可实现<1μm间距的铜-铜直接键合,适用于3D堆叠。然而,扇出型封装凭借其成本优势,在2.5D/3D集成中仍占主导。建议从业者关注以下方向:

  • 光子集成:InFO工艺与硅光芯片结合,实现高带宽光互连。
  • 车规级应用:SiC/GaN功率器件的扇出型封装,需兼顾热管理(结温<175°C)与可靠性(AEC-Q100)。
  • 数字工艺包(ADK):提供的ADK可快速验证封装工艺参数,缩短NPI周期。

该工艺在四大分中心(北京/天津/泰兴/深圳)均有对应中试产线,可提供从RDL制作到凸点回流的一站式打样服务。

常见问题(FAQ)

扇出型封装和传统WLP有什么区别?

传统WLP直接在芯片晶圆上制作凸点,I/O数量受限;扇出型封装通过芯片重构和RDL,I/O可扩展至数千个,且兼容不同尺寸芯片,适用于5G、AI等高性能应用。

晶圆级凸点高度怎么控制?

主要通过电镀工艺参数(电流密度、电镀时间)和光刻胶厚度控制。建议使用闭环反馈电镀系统,并配合三维光学测量仪实时监测,确保凸点高度公差在±5μm以内。

InFO封装在青岛封装测试产线中如何验证?

青岛产线通常采用TCB热压键合工艺进行验证,关键指标包括凸点剪切强度(>50MPa)和焊料润湿角(<30°)。在该领域积累了丰富数据,可提供从工艺开发到可靠性测试的全流程服务。

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