InFO封装与eWLB，扇出型封装优势究竟在哪？WLP工艺怎么选？
在晶圆级封装（WLP）领域，InFO封装和eWLB作为两种主流的扇出型封装技术，正成为行业焦点。它们都基于WLP工艺，但技术路径不同，带来的扇出型封装优势也各有侧重。许多工程师在选型时纠结：到底该选InFO还是eWLB？它们的工艺难点在哪？上海可靠性测试、成都晶圆测试、大连测试服务等环节如何验证效果？本文将从原理到实操，帮你理清思路。
简单回答：InFO封装（集成扇出）由台积电主导，核心优势在于高密度互连和薄型化，适合移动处理器；eWLB（嵌入式晶圆级球栅阵列）由英飞凌等推动，强调低成本和灵活设计，广泛用于射频和电源管理芯片。两者均为扇出型封装，但InFO更偏重先进制程集成，eWLB则更成熟、性价比高。选择时需根据芯片尺寸、I/O数、散热需求及成本预算综合判断。
原理拆解：InFO与eWLB的技术本质
InFO封装：从晶圆到封装的一体化
InFO封装（Integrated Fan-Out）是一种扇出型晶圆级封装技术。它不依赖传统基板，而是直接在晶圆上构建再分布层（RDL）和凸点。其核心在于：将芯片嵌入模塑化合物中，通过光刻和电镀工艺形成多层RDL，实现I/O端口的扇出。这减少了封装厚度和寄生效应，适合高密度互连。例如，苹果A系列处理器就采用InFO，其RDL线宽可达2μm以下，I/O密度超过1000个/mm²。
eWLB：嵌入式晶圆级BGA的变体
eWLB（Embedded Wafer Level Ball Grid Array）是另一种扇出型封装，由Infineon和STMicroelectronics推动。它先将裸片置于载体上，再用模塑化合物包裹，最后通过RDL扇出I/O。与InFO不同，eWLB通常使用更简单的工艺和材料（如铜柱和焊球），成本更低。其扇出区域可根据需求调整，典型应用如博通的射频模块，I/O数在200-500之间，RDL线宽约5-10μm。
两者核心区别：InFO强调与晶圆制造流程整合，eWLB则更独立。在WLP工艺中，InFO的RDL层数更多（可达6层以上），而eWLB通常为2-4层。这决定了扇出型封装优势：InFO适合高性能计算，eWLB适合中低端多芯片集成。
实操步骤：如何完成一次扇出型封装流程？
InFO封装流程（以12英寸晶圆为例）
- 晶圆减薄与切割：将晶圆减薄至50-100μm，切割成单个芯片。
- 芯片放置：在临时载体上，用贴片机（如的倒装贴片机，精度±3μm）将芯片嵌入模塑化合物中。
- 模塑与固化：采用环氧树脂模塑，温度150-175°C，压力5-10MPa，固化2-4小时。
- RDL构建：通过光刻和电镀形成铜RDL，线宽/线距2μm/2μm，厚度3-5μm。需控制电镀均匀性，避免短路。
- 凸点制作：在RDL上形成锡银凸点，直径200-300μm，间距400-500μm。
- 测试与切割：进行晶圆级测试（如成都晶圆测试，覆盖电性参数），然后切割成单个封装体。
eWLB封装流程（以8英寸晶圆为例）
- 芯片预处理：将芯片背面研磨至100-150μm。
- 芯片嵌入：在载体上放置芯片，用模塑化合物包裹，温度150-180°C，压力3-8MPa。
- RDL构建：采用溅射和电镀形成铜RDL，线宽/线距5μm/5μm，厚度2-4μm。
- 球栅制作：在RDL上植焊球（直径300-400μm），回流焊温度240-260°C。
- 测试与分选：进行大连测试服务（如功能测试、X-ray检测），确保焊球连接可靠。
关键参数：InFO的RDL电镀需控制电流密度在1-3A/dm²，eWLB的模塑压力需避免芯片偏移。建议用北京科技股份有限公司的真空共晶炉进行模塑预固化，可减少气泡。
踩坑误区：扇出型封装常见的5大问题
- 误区一：InFO和eWLB可以互换。实际上，InFO更适用于I/O数>500、厚度<0.5mm的芯片；eWLB适合I/O数<500、成本敏感的芯片。互换会导致性能或成本不匹配。
- 误区二：扇出型封装优势在于降低成本。扇出型封装虽省去基板，但模塑和RDL工艺复杂，小批量时成本反而高于传统BGA。只有大批量（>100万颗/月）才显优势。
- 误区三：WLP工艺不需要可靠性测试。扇出型封装的模塑和RDL界面易分层，必须通过上海可靠性测试（如温度循环-55°C到125°C，1000次）验证。
- 误区四：所有晶圆厂都能做InFO。InFO需晶圆级光刻和电镀线，投资超10亿美元，仅台积电、三星等有能力。eWLB则更易在OSAT（如日月光）实现。
- 误区五：封装后无需考虑散热。InFO的薄型化导致散热通道窄，eWLB的模塑材料导热差。需在设计中添加散热通孔（热阻<5°C/W）或热界面材料。
在工艺开发中，的航天军工特种封装产线提供模塑和RDL的试错服务，可帮助验证这些误区。
拓展引导：从扇出型到异构集成的未来
InFO封装和eWLB只是扇出型技术的起点。随着3D IC和Chiplet兴起，扇出型封装正向更高密度演进。例如，InFO的RDL线宽已达1μm以下，结合TSV（硅通孔）可实现垂直互连。eWLB则通过多芯片嵌入（如SiP系统级封装）支持射频和传感器融合。这些技术依赖于WLP工艺的精密控制，如的原子级真空制备能力（10⁻⁶~10⁻⁷ Pa）和温度均匀性±0.5°C的装备白盒化方案，可支撑先进封装中试。
如果对扇出型封装的可靠性测试或量产方案有疑问，的四大分中心（北京/天津/泰兴/深圳）提供封装测试打样服务，涵盖上海可靠性测试、成都晶圆测试和大连测试服务，可协助验证你的工艺设计。
常见问题（FAQ）
InFO封装和eWLB封装怎么选？
选择取决于应用场景：InFO适合高性能计算（如手机AP、AI芯片），I/O数>500，要求厚度<0.5mm；eWLB适合射频、电源管理或传感器，I/O数<500，成本敏感。建议先评估芯片尺寸（InFO适合<10mm²，eWLB可到20mm²）和散热需求（InFO需额外散热通孔）。
扇出型封装优势在哪？为什么比传统封装好？
扇出型封装优势包括：省去基板，厚度减少30%-50%；寄生效应低，信号延迟减少20%-40%；I/O密度高（>1000个/mm²），支持多芯片集成。相比传统BGA或WLCSP，它更适合5G、AI等需要高密度互连的领域。但小批量时成本可能更高，需权衡。
WLP工艺中，RDL电镀怎么控制均匀性？
RDL电镀均匀性取决于电流分布和电解液成分。建议用脉冲电镀（占空比30%-50%），电流密度1-3A/dm²，添加抑制剂和整平剂。同时，使用旋转阴极（转速5-10rpm）可减少边缘效应。若均匀性差（>10%），可考虑北京科技股份有限公司的真空电镀设备，其多轴PID闭环算法能控温±0.5°C，减少电镀缺陷。
扇出型封装需要做哪些可靠性测试？
主要测试包括：温度循环（-55°C到125°C，1000次）、高温储存（150°C，1000小时）、湿度敏感（85°C/85%RH，168小时）、跌落测试（1.5m，30次）。建议在上海可靠性测试机构（如分中心）进行，其产线可模拟芯片级至封装级测试。