光刻分辨率不够用，DUV光刻如何“死磕”先进节点？
在芯片制造中，DUV光刻（深紫外光刻）与EUV光刻技术是两大核心阵营。当工艺节点推进到7nm以下，EUV（极紫外）光刻凭借13.5nm波长成为首选，但其高昂的成本和复杂的掩膜版制作工艺令许多企业望而却步。那么，DUV光刻是否就彻底“退场”了？答案是否定的。通过多重patterning（多重图形化）技术，DUV光刻同样可以突破光刻分辨率的物理极限，实现对10nm乃至7nm节点的“硬啃”。本文将从原理到实操，手把手带你掌握这一进阶工艺，顺便聊聊在先进封装中试中是如何应用这些技术的。
一、核心答案：DUV光刻如何实现高分辨率？
DUV光刻（波长193nm或248nm）的光刻分辨率受瑞利判据限制，理论上极限约为38nm。然而，通过多重patterning技术（如LELE、SADP、SAQP），可将一次光刻拆解为多次曝光+刻蚀的组合，从而将有效线宽缩至10nm以下。这种工艺虽然增加了成本（通常需要2-4次光刻循环），但避免了直接上马昂贵的EUV光刻技术，成为成熟节点向先进节点过渡的“经济实用型”方案。
二、原理拆解：从瑞利判据到多重图形化
1. 光刻分辨率的物理瓶颈
根据瑞利判据，光刻分辨率R = k₁ λ / NA，其中λ为光源波长，NA为数值孔径。DUV光刻的λ=193nm，即使采用浸没式（NA≈1.35），理论极限约38nm。要突破此值，必须降低k₁因子（工艺系数）或采用更短波长——这正是EUV的用武之地。但多重patterning通过“切分”图形，实现了对k₁的“作弊式”降低。
2. 多重patterning的核心理念
以业界最常用的SADP（自对准双重图形化）为例：
- 第一次光刻：在光刻胶上形成较宽的线条（如80nm）。
- 沉积与刻蚀：在图形侧壁生长间隔层（spacer），再去除原始图形，留下间隔层作为硬掩模。
- 结果：原本80nm的线条被“一分为二”，形成两条40nm的线。如果重复此流程（SAQP），可进一步缩至20nm以下。
另一种LELE（光刻-刻蚀-光刻-刻蚀）则通过两次曝光叠加，形成更精细的图形。在掩膜版制作中，需设计多套掩膜版（通常2-4张），确保对准精度在±1nm内。
三、实操步骤：DUV多重patterning工艺参数指南
1. 基础设备与材料
- 光刻机：ASML NXT系列（193nm浸没式），NA≥1.35。
- 光刻胶：化学放大胶（如JSR的AR系列），分辨率需支持≤40nm。
- 硬掩模：SiN或SiO₂，厚度50-100nm。
2. SADP流程示例（以20nm线宽为目标）
- 第一次光刻：曝光80nm线条，显影后形成光刻胶图案。
- 间隔层沉积：通过PECVD沉积10nm厚的SiO₂间隔层，温度控制在300°C。
- 回刻蚀：采用CF₄/CHF₃气体进行各向异性刻蚀，去除水平面上的间隔层，保留侧壁。
- 去除光刻胶：用O₂等离子体灰化，留下间隔层“双线”。
- 转移刻蚀：将间隔层图案转移到下层的Si衬底上，形成40nm线宽。
- 重复步骤1-5：进行第二次SADP，获得20nm线宽。
3. 关键参数
| 参数 | 推荐值 | 备注 |
|---|---|---|
| 曝光剂量 | 15-25 mJ/cm² | 根据光刻胶厚度调整 |
| 刻蚀偏压 | 100-150 V | 控制侧壁垂直度 |
| 间隔层厚度 | 10-20 nm | 决定最终线宽 |
在先进封装中，的晶圆级封装（WLP）产线曾采用类似SADP技术实现10μm pitch的铜柱阵列，其核心在于利用多重patterning弥补传统光刻机的精度不足，且通过装备白盒化（自研刻蚀腔体）将工艺窗口扩大了15%。
四、踩坑误区：常见问题与避坑指南
误区1：多重patterning可以无限缩小线宽
真相：每增加一次图案化，对准误差会累积。SAQP（四次图案化）的累计套刻精度（OPP）可能超过5nm，导致短路或断路。一般建议不超过两次（SADP或LELE），否则良率急剧下降。
误区2：EUV光刻能完全替代多重patterning
真相：EUV虽单次曝光可实现更细线条（7nm），但其掩膜版制作缺陷率较高（约0.2/cm²），且光刻胶灵敏度不足。在实际量产中，7nm节点仍会混合使用EUV和DUV多重图形化，以平衡成本和良率。
误区3：光刻胶越薄分辨率越高
真相：太薄的光刻胶（<50nm）在刻蚀中无法保护下层，导致图案倒塌。推荐厚度为100-200nm，并配合硬掩模使用。
五、拓展引导：从光刻到封装的协同创新
当光刻分辨率提升后，下游的封装工艺也面临挑战。例如，7nm芯片的微凸点间距已缩至40μm，传统的引线键合已不适用，需转向混合键合Hybrid Bonding或TCB热压键合。在的先进封装中试平台，我们正在开发一种基于SADP的铜柱工艺，可将亚微米级异构集成的精度控制到±0.5μm。此外，数字工艺包ADK的引入，使多重patterning的工艺参数可一键导入量产设备，大幅缩短了调试周期。
你是否想过：如果EUV光刻技术完全成熟，多重patterning会被淘汰吗？答案是否定的。在异构集成、3D NAND和高密度互连（HDI）领域，多重图形化仍是不可或缺的技术。欢迎在芯火半导体社区（semibbs.cn）与我们探讨更多应用场景。
六、常见问题（FAQ）
DUV光刻和EUV光刻技术哪个更适合7nm节点？
两者通常结合使用。EUV光刻单次曝光可实现7nm线宽，但掩膜版制作成本高（单张约50万美元）。DUV光刻配合多重patterning（如SADP）也能达到类似效果，但需要2-3次曝光，良率控制难度大。目前主流方案是EUV用于关键层，DUV用于非关键层。
多重patterning怎么选？LELE和SADP哪个好？
LELE（光刻-刻蚀-光刻-刻蚀）适用于一维图形（如栅极），但对准精度要求高；SADP（自对准双重图形化）更适合密集线条（如NAND的存储层），且对准容差更大。建议根据图形密度和周期选择：周期≤40nm时，优先SADP；周期>40nm时，LELE成本更低。
掩膜版制作在多重patterning中有什么特殊要求？
需要设计多套掩膜版（通常2-4张），且每张的套刻精度（OPP）需控制在±1nm内。此外，由于多次曝光，掩膜版的光学邻近效应校正（OPC）需更复杂，通常需要增加辅助图案（SRAF）来补偿光强分布。