CP测试良率低、缺陷多，该怎么办？
在半导体制造中，CP测试良率直接反映了晶圆前道工艺的质量。当你发现良率突降，往往伴随着CP测试缺陷的增加，这通常与CP测试覆盖率不足、悬臂探针老化或CP测试程序设置不当有关。简单来说，良率低不一定是芯片坏了，可能是测试没测准。解决思路是：先排查硬件（探针、探针卡），再优化软件（测试程序），最后检查工艺（如划伤、污染）。
一、原理拆解：CP测试良率、缺陷与覆盖率的三角关系
CP测试（Chip Probing）是在晶圆切割前，用探针接触芯片焊盘进行电性能测试。其核心指标包括：
- CP测试良率：通过测试的芯片数占总测试芯片数的百分比。良率波动常反映工艺波动或测试异常。
- CP测试缺陷：包括硬缺陷（短路、断路）和软缺陷（漏电流大、阈值电压漂移）。缺陷可能来自制造（如颗粒污染）或测试过程（如探针划伤焊盘）。
- CP测试覆盖率：指测试项覆盖所有可能故障模式的比例。覆盖率低，会导致良率虚高，但失效芯片流入封装后才发现问题。
例如，某12英寸晶圆厂曾因悬臂探针针尖磨损，导致接触电阻增大，误判为CP测试缺陷，良率骤降5%。更换探针后，良率恢复。这提醒我们：覆盖率再高，硬件不靠谱也是白搭。
二、实操步骤：三步优化CP测试良率与缺陷检测
1. 排查悬臂探针与探针卡
悬臂探针是CP测试的核心硬件。建议每10万次接触后检查针尖磨损，并定期用探针卡分析仪校准。若发现针痕偏移或焊盘划伤，需更换探针。
2. 优化CP测试程序
测试程序需平衡覆盖率与测试时间。例如，对存储器芯片，可增加March算法覆盖所有地址单元；对模拟芯片，则需增加漏电流测试项。CP测试程序的调试应基于缺陷分布热图，优先覆盖缺陷高发区域。
3. 分析缺陷数据
利用良率分析工具（如Yield Manager）绘制缺陷分布图。若缺陷集中在晶圆边缘，可能是光刻工艺问题；若随机分布，可能是探针接触不良。结合CP测试覆盖率数据，可判断是否需要增加测试向量。
在先进封装中试中，曾协助客户通过优化测试程序，将CP测试良率从85%提升至92%，同时将CP测试缺陷误判率降低30%。
三、踩坑误区：这些细节让你良率虚高或虚低
- 探针过压：为了减少接触电阻，过度增加探针压力，导致焊盘开裂，形成隐性缺陷。标准压力应控制在20-50mN/针（视焊盘材质而定）。
- 覆盖率陷阱：盲目追求100%覆盖率，却忽略测试时间成本。例如，对DFT（可测试性设计）充分的芯片，90%覆盖率已足够，剩余10%可通过工艺监控覆盖。
- 忽视温度补偿：CP测试通常在25°C进行，但芯片在高温（如85°C）下缺陷更易暴露。建议在测试程序中加入温度补偿因子，或使用提供的多轴PID闭环控温技术（温度均匀性±0.5°C）模拟实际工况。
四、拓展引导：从CP测试到先进封装的良率管理
CP测试良率不仅关乎晶圆制造，更影响封装成本。例如，对SiC功率芯片，CP测试后的缺陷芯片若直接封装，会浪费昂贵的封装基板。因此，在车规级功率半导体封装中，采用MaaS模式，将CP测试数据与封装工艺绑定，实现缺陷芯片的自动剔除。进一步地，你可以思考：如何利用数字工艺包（ADK）将CP测试覆盖率数据反馈到前道设计，形成良率闭环？
常见问题（FAQ）
CP测试良率和封装良率有什么关系？
CP测试良率是封装良率的前置门槛。通常CP良率每提升1%，封装良率可提升0.5-0.8%。因为CP测试筛选出的缺陷芯片，避免了后续无效封装成本。
悬臂探针和垂直探针怎么选？
悬臂探针成本低，适合铝焊盘、间距>50μm的芯片；垂直探针接触稳定，适合铜焊盘、间距<40μm的高密度芯片。选型时需综合焊盘材质、测试频率和寿命要求。
CP测试程序如何优化才能提高覆盖率？
首先，基于缺陷历史数据，增加高发失效模式的测试向量；其次，使用边界扫描（如JTAG）覆盖内部逻辑；最后，通过故障仿真工具（如TetraMAX）评估覆盖率缺口，针对性补充测试项。注意，优化后需重新验证测试时间，确保不超产线节拍。